Se han publicado tomas de la arquitectura del lago Arrow de Intel, revelando el diseño infundido de Intel’s Chiplet (Tile) en todo su gloria. Andreas Schiling on X compartió varias imágenes de Arrow Lake de cerca, revelando el diseño de las baldosas individuales de Arrow Lake y el diseño de los núcleos dentro de la baldosa de cómputo.
La primera foto expone el troquel completo de las CPU de la serie Ultra 200S de Intel de Intel, con el mosaico de cómputo en la esquina superior izquierda, el mosaico IO en la parte inferior y el mosaico SOC y el mosaico GPU a la derecha. En la parte inferior izquierda y superior a la derecha hay dos troqueles de relleno diseñados para proporcionar rigidez estructural.
Algunos aspectos destacados del análisis profundo de #arrawlake por @highyieldyt pic.twitter.com/wfug0xvafe5 de mayo de 2025
El troquel de cómputo se fabrica en el nodo N3B de borde de sangrado de TSMC, con un área total de 117.241 mm². El mosaico IO y el baldosas SOC se fabrican en el nodo N6 más antiguo de TSMC, con el mosaico IO que mide 24.475 mm al cuadrado y el baldosas SOC 86.648 mm al cuadrado. Todos los mosaicos descansan sobre un mosaico base subyacente fabricado en el nodo Finfet de 22 nm de Intel. Arrow Lake es la primera arquitectura Intel que se fabrica completamente utilizando nodos de un competidor, excepto el mosaico base.
La siguiente imagen muestra todos los subcomponentes para los mosaicos secundarios en Arrow Lake. El Die de E/S alberga el controlador Thunderbolt 4/Display Phy, PCIe Express Buffers/Phys y TBT4 Phys. El SoC Tile alberga los motores de pantalla, el motor de medios, más PCIS Phys, buffers y los controladores de memoria DDR5. El azulejo GPU alberga cuatro núcleos de GPU XE y un XE GLP (ARC Alchemist) renderiza una rebanada.
La imagen final muestra la última configuración central de Intel para Arrow Lake, que difiere de las arquitecturas Intel híbridas anteriores. Para Arrow Lake, Intel optó por emparmar los coro electrónicos entre los P-Cors en lugar de ponerlos a todos en su propio grupo, supuestamente para reducir los puntos calientes térmicos. Cuatro de los ocho P-cores residen en las fronteras de los troqueles con los otros cuatro que residen en el medio del dado. Los cuatro clústeres de coro electrónico (que albergan cuatro núcleos cada uno) están intercalados entre los coro P externos e internos.
Schilling’s Die Shot también expone el diseño de la caché para Arrow Lake, compuesto por 3 MB de caché L3 por P-n-(36 MB en total) y 3MB de caché L2 por clúster de núcleo electrónico, con 1,5 MB compartido entre dos núcleos directamente. Una interconexión une los dos grupos de caché L2 (y sus núcleos asociados) juntos, lo que también es responsable de conectar cada clúster de núcleo al agente del anillo. Una actualización importante de Intel realizada con Arrow Lake es conectar los grupos de coro electrónico a la memoria caché L3 compartida por los P-core, dando efectivamente a los coros electrónicos un caché L3.
Arrow Lake es una de las arquitecturas más complejas de Intel hasta la fecha y la primera de la compañía en traer un diseño de estilo Chiplet al mercado de escritorio. Dicho esto, el primer intento de Intel de un competidor basado en Chiplet de escritorio no ha sido bien recibido, debido a problemas de latencia de la interconexión, que es responsable de conectar todos los mosaicos. Intel intenta rectificar el problema a través de las actualizaciones de firmware. Aún así, su implementación actual no puede tocar las CPU Ryzen 9000 competitivas de AMD (como la 9800X3D), ni es suficiente para vencer a sus propios procesadores de la 14ª generación de generación anterior en los juegos (como el 14900K).
Dicho todo esto, pasar a un enfoque de Chiplet le dará a Intel más formas de optimizar sus arquitecturas en el futuro, de una manera más eficiente. Cada mosaico se puede desarrollar independientemente de otros y construir con diferentes nodos para mejorar los rendimientos, optimizar el desarrollo y reducir los costos de producción.
